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各种存储器接口控制器设计所面临的挑战和Xilinx的解决方案详解

? 2019-04-19 11:04 ? 次阅读
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FPGA 设计人员在满足关键时序余量的同时力争实现更高性能,在这种情况下,存储器接口的设计是一个一向构成艰难而耗时的挑战。Xilinx FPGA 提供 I/O 模块和逻辑资源,从而使接口设计变得更简单、更可靠。尽管如此,I/O 模块以及额外的逻辑还是需要由设计人员在源 RTL 代码中配置、验证、执行,并正确连接到其余的 FPGA 上,经过仔细仿真,然后在硬件中验证,以确保存储器接口系统的可靠性。

本白皮书讨论各种存储器接口控制器设计所面临的挑战和 Xilinx 的解决方案,同时也说明如何使用 Xilinx软件工具和经过硬件验证的参考设计来为您自己的应用(从低成本的 DDR SDRAM 应用到像 667 Mb/sDDR2 SDRAM 这样的更高性能接口)设计完整的存

储器接口解决方案。

存储器接口趋势和 Xilinx 解决方案

20 世纪 90 年代后期,存储器接口从单倍数据速率 (SDR) SDRAM 发展到了双倍数据速率 (DDR) SDRAM,而今天的 DDR2 SDRAM 运行速率已经达到每引脚 667 Mb/s或更高。当今的趋势显示,这些数据速率可能每四年增加一倍,到 2010 年,随着DDR3 SDRAM 的出现,很可能超过每引脚 1.2 Gb/s。见图1。

各种存储器接口控制器设计所面临的挑战和Xilinx的解决方案详解

应用通常可分为两类:一类是低成本应用,降低器件成本为主要目的;另一类是高性能应用,首要目标是谋求高带宽。

运行速率低于每引脚 400 Mb/s 的 DDR SDRAM 和低端 DDR2 SDRAM 已能满足大多数低成本系统存储器的带宽需求。对于这类应用,Xilinx 提供了 Spartan-3 系列FPGA,其中包括 Spartan-3、Spartan-3E 和 Spartan-3A 器件。

高性能应用把每引脚 533 和 667 Mb/s 的 DDR2 SDRAM 这样的存储器接口带宽推到了极限;对于这类应用,Xilinx 推出了 Virtex-4 和 Virtex-5 FPGA,能够充分满足今天大多数系统的最高带宽需求。

带宽是与每引脚数据速率和数据总线宽度相关的一个因素。Spartan-3 系列、Virtex-4、Virtex-5 FPGA 提供不同的选项,从数据总线宽度小于 72 位的较小的低成本统,

到576 位宽的更大的 Virtex-5 封装(见图2)。

各种存储器接口控制器设计所面临的挑战和Xilinx的解决方案详解

高于 400 Mb/s 速率的更宽总线使得芯片到芯片的接口愈益难以开发,因为需要更大的封装、更好的电源和接地-信号比率。Virtex-4 和 Virtex-5 FPGA 的开发使用了先进的稀疏锯齿形 (Sparse ChevrON) 封装技术,能提供优良的信号-电源和接地引脚比率。每个 I/O 引脚周围都有足够的电源和接地引脚和板,以确保良好的屏蔽,使由同步交换输出 (SSO) 所造成的串扰噪音降到最低。

低成本存储器接口

今天,并不是所有的系统都在追求存储器接口的性能极限。当低成本是主要的决定因素,而且存储器的比特率达到每引脚 333 Mb/s 已经足够时,Spartan-3 系列 FPGA配之以 Xilinx 软件工具,就能提供一个易于实现、低成本的解决方案。

基于 FPGA 设计的存储器接口和控制器由三个基本构建模块组成:读写数据接口、存储器控制器状态机,以及将存储器接口设计桥接到 FPGA 设计的其余部分的用户界面(图3)。这些模块都在 FPGA 资源中实现,并由数字时钟管理器 (DCM) 的输出作为时钟来驱动。在 Spartan-3 系列实现中,DCM 也驱动查找表 (LUT) 延迟校准监视器(一个确保读数据采集具有正确时序的逻辑块)。延迟校准电路用来选择基于 LUT 的延迟单元的数量,这些延迟单元则用于针对读数据对选通脉冲线 (DQS) 加以延迟。延迟校准电路计算出与 DQS 延迟电路相同的一个电路的延迟。校准时会考虑所有延迟因素,包括所有组件和布线延迟。

各种存储器接口控制器设计所面临的挑战和Xilinx的解决方案详解

用户界面是一种握手型的界面。用户发出一条读或写命令,如果是写命令的话还包括地址和数据,而用户界面逻辑以 User_cmd-ack 信号回应,于是下一条命令又可发出。

在 Spartan-3 系列实现中,使用可配置逻辑块 (CLB) 中的 LUT 来实现读数据采集。在读事务过程中,DDR 或 DDR2 SDRAM 器件将读数据选通脉冲 (DQS) 及相关数据按照与读数据 (DQ) 边沿对齐的方式发送给 FPGA。在高频率运行的源同步接口中采集读数据是一项颇具挑战性的任务, 因为数据在非自由运行 DQS 的每个边沿上都会改变。读数据采集的实现使用了一种基于 LUT 的 tap 延迟机制。DQS 时钟信号被适量延迟,使其放置后在读数据有效窗口中具有足够的余量,以在 FPGA 内被采集。

读数据的采集是在基于 LUT 的双端口分布式 RAM 中完成的(见图4)。LUT RAM 被配置成一对 FIFO,每个数据位都被输入到上升边沿 (FIFO 0) 和下降边沿 (FIFO 1)的FIFO 中,如图4 所示。这些深度为 16 个输入的 FIFO 异步运行,具有独立的读写端口。

各种存储器接口控制器设计所面临的挑战和Xilinx的解决方案详解

来自存储器的读数据写到经过延迟的 DQS 上升边沿的 FIFO_0 中,并写到经过延迟的DQS 下降边沿的 FIFO_1 中。将读数据从 DQS 时钟域传输到存储器控制器时钟域就是通过这些异步 FIFO 完成的。在存储器控制器的时钟域中,可以从 FIFO_0 和FIFO_1 同时读出数据。FIFO 的读指针在 FPGA 的内部时钟域中生成。写使能信号(FIFO_0 WE 和 FIFO1_WE)的生成通过 DQS 和一个外部回送(亦即归一化)信号完成。外部归一化信号作为输出传送至输入/ 输出模块 (IOB),然后通过输入缓冲器作为输入取出。这种技术可补偿 FPGA 与存储器器件之间的 IOB、器件和迹线延迟。从FPGA 输入管脚发出的归一化信号在进入 LUT 延迟电路之前使用与 DQS 相似的布线

资源,以与布线延迟相匹配。环路之迹线延迟应为发送给存储器的时钟和 DQS 之迹线

延迟的总和(图4)。

写数据命令和时序由写数据接口生成并控制。写数据接口使用 IOB 触发器和 DCM 的90 度、180 度和 270 度输出,发送按照 DDR 和 DDR2 SDRAM 的时序要求与命令位和数据位正确对齐的 DQS。

用于 Spartan-3 系列 FPGA 的一种 DDR 和 DDR2 SDRAM 存储器接口实现已通过硬件进行了充分验证。一个利用 Spartan-3A 入门套件的低成本 DDR2 SDRAM 参考设计示例已完成。此设计为板上 16 位宽 DDR2SDRAM 存储器器件而开发,并使用了XC3S700A-FG484。此参考设计仅利用了 Spartan-3A FPGA 器件可用资源的一小部分:13% 的 IOB、9% 的逻辑 Slice、16% 的 BUFG MUX 和八个 DCM 中的一个。这一实现为其余部分 FPGA 设计所需的其他功能留下了可用资源。

使用存储器接口生成器 (MIG) 软件工具(本白皮书后面的部分有说明),设计人员可以很容易地定制 Spartan-3 系列的存储器接口设计,以适合自己的应用。

高性能存储器接口

随着数据速率的提高,满足接口时序方面的要求变得愈益困难了。与写入存储器相比,从存储器中读数据时,存储器接口时钟控制方面的要求通常更难满足。追求更高数据速率的趋势使得设计人员面临巨大挑战,因为数据有效窗口(此为数据周期内的一段时间,其间可获得可靠的读数据)比数据周期本身缩小得快。造成这种情况的原因是,影响有效数据窗口尺寸大小的系统和器件性能参数具有种种不确定性,它们缩小的速率与数据周期不同。

如果比较一下运行速度为 400 Mb/s 的 DDR SDRAM 数据有效窗口和运行速度为 667

Mb/s 的 DDR2 存储器技术,这种情况就一目了然了。数据周期为 2.5 ns 的 DDR 器件拥有 0.7 ns 的数据有效窗口,而数据周期为 1.5 ns 的 DDR2 器件仅有 0.14 ns 的数据有效窗口(图5)。

各种存储器接口控制器设计所面临的挑战和Xilinx的解决方案详解

显然,数据有效窗口的加速减损给 FPGA 设计人员带来了一堆全新的设计挑战,要创建和维护可靠的存储器接口性能,就得采用更有效的方法。

正如 Spartan-3 系列 FPGA 中所实现的那样,使用读数据 DQS 可以把读数据采集到可配置逻辑块 (CLB) 中,但是使用 LUT 把 DQS 或时钟与数据有效窗口中心对齐时,所用的延迟 tap 却很粗糙。CLB 中实现的延迟 tap 具有大约几百微微秒 (ps) 的分辨率,然而,对于超过 400 Mb/s 的数据速率的读取采集时序,所需的分辨率要比基于CLB 的 tap 高一个数量级。Virtex-4 和 Virtex-5 FPGA 采用 I/O 模块中的专用延迟和时钟资源(称为 ChipSync? 技术)来解决这一难题。内置到每个 I/O 中的 ChipSync模块都含有一串延迟单元(tap 延迟),在 Virtex-4 中称为 IDELAY,而在 Virtex-5FPGA 中称为 IODELAY,其分辨率为 75 ps (见图6)。

各种存储器接口控制器设计所面临的挑战和Xilinx的解决方案详解

此实现的架构基于几个构建模块。用户界面负责把存储器控制器和物理层接口桥接到其余 FPGA 设计,它使用 FIFO 架构(图7)。FIFO 有三套:命令/ 地址 FIFO、写FIFO、读 FIFO。这些 FIFO 保存着命令、地址、写数据和读数据。主要的控制器模块控制读、写和刷新操作。其他两个逻辑模块执行读操作的时钟-数据中心对齐:初始化控制器和校准逻辑。

各种存储器接口控制器设计所面临的挑战和Xilinx的解决方案详解

用于地址、控制和数据的物理层接口在 I/O 模块 (IOB) 中实现。读数据在锁存器的第二级(也是 IOB 的一部分)重新采集。

Virtex-4 和 Virtex-5 FPGA 存储器接口参考设计支持两种读数据采集技术。Virtex-4FPGA 支持的直接时钟技术延迟了读数据,因而使用 IOB 的输入 DDR 触发器中的系统时钟可直接寄存读数据。为将 FPGA 时钟对齐到最佳状态,对每个读数据位都会单独进行校验。这种技术为高达 240 MHz 的时钟速率提供了足够的性能。

第二种技术称为基于 DQS 的技术。此技术用于更高的时钟速率,Virtex-4 和 Virtex-5FPGA 二者都支持此技术。它使用存储器 DQS 来采集相应的读数据,数据被此 DQS

的延迟信号(通过一个局部 I/O 时钟缓冲器 (BUFIO) 分配)寄存。此数据然后在触发

器的第二级与系统的时钟域同步。IOB 中的输入串行器/ 解串器功能用于读数据采集;第一对触发器把数据从延迟的 DQS 域中传输到系统的时钟域(图8)。

各种存储器接口控制器设计所面临的挑战和Xilinx的解决方案详解

两种技术都涉及到 tap 延迟 (IDELAY) 单元的应用, 在由校验逻辑实现的校验程序中,这些延迟单元会有所变化。在系统初始化期间,会执行此校准程序以设置 DQS、数据和系统时钟之间的最佳相位。这样做的目的是使时序余量最大化。校准会消除任何由过程相关的延迟所导致的不确定性,从而补偿对于任何一块电路板都不变的那些通路延迟成分。这些成分包括 PCB 迹线延迟、封装延迟和过程相关的传播延迟成分(存储器和 FPGA 中都有),以及 FPGA I/O 模块中采集触发器的建立/ 保持时间。有的延迟是由系统初始化阶段的过程、电压和温度所决定的,校准即负责解决这些延迟的变动。

在校准过程中会增加 DQS 和数据的延迟 tap 以执行边沿检测,检测方式是通过连续从存储器中读回数据并对预编写培训模式或存储器 DQS 本身进行采样,直到确定数据选通脉冲 (DQS) 的前沿或前后两沿。之后数据或 DQS 的 tap 数被设定,以提供最大的时序余量。对“基于 DQS”的采集而言,DQS 和数据可以有不同的 tap 延迟值,因为

同步实质上分为两个阶段:一个先在 DQS 域中采集数据,另一个把此数据传输到系统时钟域。

在更高的时钟频率下,“基于 DQS ”的采集方法就变得十分必要,其二阶段方法能提供更好的采集时序余量,因为 DDR 时序的不确定性主要限于 IOB 中触发器的第一级。此外,因为使用 DQS 来寄存数据,与时钟-数据 (Tac) 变化相比较, DQS -数据变化的时序不确定性要小一些。例如,对于 DDR2 而言,这些不确定性就是由器件的tDQSQ 和 tQHS 参数给出的。

正如 Spartan-3 系列 FPGA 中所实现的那样,Virtex-4 和 Virtex-5 FPGA 的写时序由DCM 所支持,此 DCM 生成系统时钟的两相输出。存储器的 DQS 由一个输出 DDR 寄存器来输出,这个 DDR 寄存器由系统时钟的同相时钟驱动。写数据则由超前系统时钟90° 的一个 DCM 时钟输出进行时钟控制。这种技术确保了在 FPGA 的输出部分,DQS 与写操作的数据中心对齐。

此设计的其他方面包括整体控制器状态机的逻辑生成和用户接口。为了使设计人员更容易完成整个设计,Xilinx 开发了存储器接口生成器 (MIG) 工具。

控制器设计和集成

创建存储器控制器是一项极其复杂、精细的任务,FPGA 设计人员要解决面临的一道道难题,就需要 FPGA 随附的工具提供更新水平的集成支持。

为设计的完整性起见,对包括存储器控制器状态机在内的所有构建模块加以集成,十分必要。控制器状态机因存储器架构和系统参数的不同而异。状态机编码也可以很复杂,它是多个变量的函数,例如:

架构(DDR、DDR2、QDR II、RLDRAM 等)

组 (bank) 数(存储器器件之外或之内)

数据总线宽度

存储器器件的宽度和深度

组和行存取算法

最后,数据与 DQS 比 (DQ/DQS) 这类参数会进一步增加设计的复杂性。控制器状态机必须按正确顺序发出命令,同时还要考虑存储器器件的时序要求。

使用 MIG 软件工具可生成完整的设计。该工具作为 CORE Generator 参考设计和知识产权套件的一部分,可从 Xilinx 免费获取。MIG 设计流程(图9)与传统 FPGA 的设计流程非常相似。MIG 工具的优点是不必再为物理层接口或存储器控制器从头生成RTL 代码。

各种存储器接口控制器设计所面临的挑战和Xilinx的解决方案详解

MIG 图形用户界面 (GUI) 可用于设置系统和存储器参数(图10)。例如,选定 FPGA器件、封装方式和速度级别之后,设计人员可选择存储器架构,并挑选实际存储器器件或 DIMM。同是这一个 GUI,还可用于选择总线宽度和时钟频率。同时,对于某些FPGA 器件,它还提供拥有多于一个控制器的选项,以适应多个存储器总线接口的要求。另外一些选项可提供对时钟控制方法、CAS 延迟、突发长度和引脚分配的控制。

各种存储器接口控制器设计所面临的挑战和Xilinx的解决方案详解

用不了一分钟,MIG 工具即可生成 RTL 和 UCF 文件,前者是 HDL 代码文件,后者是约束文件。这些文件是用一个经过硬件验证的参考设计库生成的,并根据用户输入进行了修改。

设计人员享有完全的灵活性,可进一步修改 RTL 代码。与提供“黑匣子”实现方法的其他解决方案不同,此设计中的代码未加密,设计人员完全可以对设计进行任意修改和进一步定制。输出文件按模块分类,这些模块被应用于此设计的不同构建模块:用户界面、物理层、控制器状态机等等。因此,设计人员可选择对控制组存取算法的状态机进行自定义。由 MIG 工具生成的 Virtex-4 和 Virtex-5 DDR2 的组存取算法彼此不同。Virtex-5 设计采用一种最近最少使用 (LRU) 算法,使多达四组中的一行总是打开,以缩减因打开/ 关闭行而造成的开销。如果需要在一个新组中打开一行,控制器会关闭最近最少使用组中的行,并在新组中打开一行。而在 Virtex-4 控制器实现中,任何时候只有单个组有一个打开的行。每个应用都可能需要有自己的存取算法来最大化吞吐量,设计人员可通过改变 RTL 代码来修改算法,以更加适合其应用的访问模式。

修改可选代码之后,设计人员可再次进行仿真,以验证整体设计的功能。MIG 工具还可生成具有存储器校验功能的可综合测试平台。该测试平台是一个设计示例,用于Xilinx 基础设计的功能仿真和硬件验证。测试平台向存储控制器发出一系列写和读回命令。它还可以用作模板,来生成自定义的测试平台。

设计的最后阶段是把 MIG 文件导入 ISE 项目,将它们与其余 FPGA 设计文件合并,然后进行综合、布局和布线,必要时还运行其他时序仿真,并最终进行硬件验证。MIG软件工具还会生成一个批处理文件,包括相应的综合、映射以及布局和布线选项,以帮助优化生成最终的 bit 文件。

高性能系统设计

实现高性能存储器接口远远不止实现 FPGA 片上设计,它需要解决一系列芯片到芯片的难题,例如对信号完整性的要求和电路板设计方面的挑战。

信号完整性的挑战在于控制串扰、地弹、振铃、噪声容限、阻抗匹配和去耦合,从而确保可靠的信号有效窗口。Virtex-4 和 Virtex-5 FPGA 所采用的列式架构能使 I/O、时钟、电源和接地引脚部署在芯片的任何位置,而不光是沿着外围排列。此架构缓解了与 I/O 和阵列依赖性、电源和接地分布、硬 IP 扩展有关的问题。此外,Virtex-4 和Virtex-5 FPGA 中所使用的稀疏锯齿形封装技术能对整个封装中的电源和接地引脚进行均匀分配。这些封装提供了更好的抗串扰能力,使高性能设计中的信号完整性得以改善。图11 所示为 Virtex-5 FPGA 封装管脚。圆点表示电源和接地引脚,叉号表示用户可用的引脚;在这样的布局中,I/O 信号由足够的电源和接地引脚环绕,能确保有效屏蔽 SSO 噪音。

各种存储器接口控制器设计所面临的挑战和Xilinx的解决方案详解

对于高性能存储器系统来说,增加数据速率并不总能满足需求;要达到希望的带宽,就需要有更宽的数据总线。今天,144 或 288 位的接口已经随处可见。多位同时切换可导致信号完整性问题。对 SSO 的限制由器件供应商标明,它代表器件中用户可为每组同时使用的信号引脚的数量。凭借稀疏锯齿形封装技术良好的 SSO 噪音屏蔽优势和同质的 I/O 结构,宽数据总线接口完全可能实现。

表1 列出了 Virtex-5 LX 器件和满足 600 Mb/s 数据速率下的 SSO 需求的最大数据总线宽度。

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设计大容量或密集型存储器系统的另一个挑战是容量负载。高性能存储器系统可能需要由地址和命令信号共用的一条总线驱动的多存储器器件。大容量无缓冲 DIMM 接口就是一个例子。如果每个单列 DIMM 拥有 18 个组件,那么包含两个 72 位无缓冲DIMM 的接口可以在地址和命令总线上拥有多达 36 个接收器。由 JEDEC 标准推荐,并在通用系统中常见的最大负载是两个无缓冲 DIMM。总线上所产生的容量负载会极其庞大,导致信号边沿上升和下降需要多于一个时钟周期,从而使存储器器件的建立和保持出错。图12 所示为 IBIS 仿真所提供的眼图,使用的是不同配置:一个寄存

DIMM、一个无缓冲 DIMM 和两个单列无缓冲 DIMM。容量负载的范围从使用寄存DIMM 时的 2 个接收器到使用无缓冲 DIMM 时的 36 个接收器不等。

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这些眼图清楚地显示了地址总线的容量负载效果;寄存 DIMM 提供地址和命令总线上一个打得很开的有效窗口。一个 DIMM 的眼张开度在 267 MHz 下仍然不错。然而,当负载为 32 时,地址和命令信号有效窗口便大为缩小,而传统的实现方法已不足以可靠地与两个无缓冲 DIMM 接口。

这个简单的测试示例说明负载会导致边沿明显变慢的同时,眼图在更高的频率下闭上。对于总线负载不可减少的系统,降低操作的时钟频率不失为使信号完整性维持在可接受水平上的一种方法。然而,还有其他方法可以在不降低时钟频率的情况下解决容量负载问题: 在可以往接口添加一个时钟周期的延迟的应用中,使用寄存 DIMM 可以是不错的选择。这些 DIMM 使用一个寄存器来缓冲地址和命令一类信号,从而降低容量负载。 使用基于在地址和命令信号上采用两个时钟周期(称为 2T 时序)的设计技术,地址和命令信号可以用系统时钟频率的一半发送。控制好存储器系统的成本和达到要求的性能一样,也是一个很大的挑战。降低电路板设计的复杂性并减少材料费用的一个方法是使用片上终端而不是电路板上的电阻器。Virtex-4 和 Virtex-5 系列 FPGA 提供一种称为“数控阻抗 (DCI)”的功能,在设计中实现该功能可减少电路板上的电阻器数量。MIG 工具有一个内置选项,允许设计人员在实现存储器接口设计时包含针对地址、控制或数据总线的上述功能。此时要考虑的一个权衡因素是当终端在片上实现时,片上与片外功耗孰优孰劣。

存储器接口的开发板

对参考设计进行硬件验证是确保解决方案严密可靠的重要最终步骤。Xilinx 已经验证了Spartan-3 系列、Virtex-4 和 Virtex-5 FPGA 的存储器接口设计。表2 所示为对于每一个开发板,所支持的存储器接口。

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开发电路板的范围涵盖从低成本 Spartan-3 系列 FPGA 实现到 Virtex-4 和 Virtex-5FPGA 系列器件所提供的高性能解决方案。

结论

有了合适的 FPGA、软件工具和开发电路板这样的利器,使用 667 Mb/s DDR2SDRAM 进行存储器接口控制器设计便成为一个既快速又流畅的过程,无论是低成本应用还是高性能设计,都可以得心应手地完成。

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FPGA的可靠复位是保证系统能够正常工作的必要条件,本文对FPGA设计中常用的复位设计方法进行了分类...

发表于 2019-04-19 15:14 ? 56次阅读
FPGA怎么搭复位电路 fpga复位电路设计方案

Xilinx通过拓展生态系统和平台,强化高度差异...

赛灵思公司(Xilinx)今天宣布通过拓展生态系统和硬件平台进一步扩大了其面向嵌入式视觉和工业物联...

发表于 2019-04-19 14:33 ? 68次阅读
Xilinx通过拓展生态系统和平台,强化高度差异...

美高森美最新11.7版本Libero系统级芯片,...

美高森美公司(Microsemi Corporation)宣布推出最新11.7版本Libero系统...

发表于 2019-04-19 14:28 ? 35次阅读
美高森美最新11.7版本Libero系统级芯片,...

FPGA学习系列:23. 音乐蜂鸣器的设计

设计背景: 蜂鸣器是一种一体化结构的电子讯响器,采用直流电压供电,广泛应用于计算机、打印机、复印机、...

发表于 2019-04-19 12:31 ? 403次阅读
FPGA学习系列:23. 音乐蜂鸣器的设计

浅析国内FPGA市场发展现状

2018年上半年对于中国半导体行业而言是多事之秋,发生了几件让国人深入思考的大事。我作为IC产业的逃...

发表于 2019-04-19 10:50 ? 476次阅读
浅析国内FPGA市场发展现状

轻松构建自己的定制NFC解决方案

为了满足日益增长的近场通信 (NFC) 功能需求,开发人员需要快速构建优化的设计。传统方法拖慢了开发...

发表于 2019-04-19 09:19 ? 659次阅读
轻松构建自己的定制NFC解决方案

浅析2018人工智能曲线五个阶段的关键技术

工智能被广为关注,但是一些想法恐难达到预期。本成熟度曲线将追踪AI基本趋势和未来创新,以确定人工智能...

发表于 2019-04-19 09:12 ? 970次阅读
浅析2018人工智能曲线五个阶段的关键技术

利用人工智能定时方案简化高性能计算加速

云计算和人工智能(AI)将会是解决一些世界上最大的挑战的关键,如加速科学发现、加快医学研究、能源、医...

发表于 2019-04-19 15:30 ? 284次阅读
利用人工智能定时方案简化高性能计算加速

极目智能发布旗下最新车规级视觉ADAS解决方案,...

2019-04-19,智能驾驶辅助技术供应商极目智能发布旗下最新车规级视觉ADAS解决方案JM600...

发表于 2019-04-19 14:24 ? 146次阅读
极目智能发布旗下最新车规级视觉ADAS解决方案,...

几种进行FPGA时序约束的方法大盘点!

从最近一段时间工作和学习的成果中,我总结了如下几种进行时序约束的方法。按照从易到难的顺序排列如下:

发表于 2019-04-19 14:14 ? 148次阅读
几种进行FPGA时序约束的方法大盘点!

xilinx下载器驱动提示“系统找不到指定的路径...

本篇记录了本人解决xilinx下载器驱动安装问题(装驱动提示错误如下图)。主要过程就是更新到win1...

发表于 2019-04-19 13:47 ? 279次阅读
xilinx下载器驱动提示“系统找不到指定的路径...

FPGA学习系列:22. 数字时钟的设计

发表于 2019-04-19 13:47 ? 127次阅读
FPGA学习系列:22. 数字时钟的设计

FPGA学习系列:24. FIFO控制器的设计

设计背景: First Input First Output的缩写,先入先出队列,这是一种传统的按序...

发表于 2019-04-19 11:11 ? 386次阅读
FPGA学习系列:24. FIFO控制器的设计

蜂鸣器音乐程序与最简单蜂鸣器电路图之FPGA学习...

蜂鸣器是一种一体化结构的电子讯响器,采用直流电压供电,广泛应用于计算机、打印机、复印机、报警器、电子...

发表于 2019-04-19 10:35 ? 88次阅读
蜂鸣器音乐程序与最简单蜂鸣器电路图之FPGA学习...

基于verilog的FPGA中上电复位设计

在实际设计中,由于外部阻容复位时间短,可能无法使FPGA内部复位到理想的状态,所以今天介绍一下网上流...

发表于 2019-04-19 09:17 ? 560次阅读
基于verilog的FPGA中上电复位设计

DRAM第三季度价格可望持平,南亚科目标年底出货...

存储器大厂南亚科2018年上半年展现亮丽成长动能,并看好第3季供需持续稳定,下半年市场需求将稳定成长...

发表于 2019-04-19 16:41 ? 87次阅读
DRAM第三季度价格可望持平,南亚科目标年底出货...

从云端到边缘推动FPGA应用拓展

快速兴起的网络边缘计算对于FPGA的应用需求也在增加。莱迪思半导体亚太区资深事业发展经理陈英仁表示:...

发表于 2019-04-19 16:25 ? 449次阅读
从云端到边缘推动FPGA应用拓展

三星宣布开始量产高性能移动存储器,采用3bit闪...

近来,旗舰机的内置存储空间开始逐渐向基于UFS 2.0或eMMC 5.1标准的128GB过渡。

发表于 2019-04-19 11:45 ? 114次阅读
三星宣布开始量产高性能移动存储器,采用3bit闪...

基于嵌入式处理器的Virtex FPGA板级支持...

具有嵌入式处理器的平台FPGA提供很大的灵活性、集成度和高性能。目前,在单个可编程逻辑器件中开发极...

发表于 2019-04-19 09:03 ? 71次阅读
基于嵌入式处理器的Virtex FPGA板级支持...

如何设计利用PMBus电源向ASIC、FPGA及...

通过PMBus电源向ASIC、FPGA?以及DDR电压轨供电设计

发表于 2019-04-19 00:08 ? 146次阅读
如何设计利用PMBus电源向ASIC、FPGA及...

迄今存储密度最高固态存储器,存储能力提高1000...

据加拿大阿尔伯塔大学官网近日消息,该校科学家完善相关技术,研制出了迄今储存密度最高的固态存储器,其存...

发表于 2019-04-19 10:42 ? 339次阅读
迄今存储密度最高固态存储器,存储能力提高1000...

关于反熔丝FPGA的结构和原理以及其在密码芯片设...

随着计算机和通信的发展,信息传输过程中信息安全的重要性越来越受到人们的重视。在信息传输过程中,人们普...

发表于 2019-04-19 10:22 ? 142次阅读
关于反熔丝FPGA的结构和原理以及其在密码芯片设...

最详细的存储器知识大盘点!

存储器是记忆信息的实体,是数字计算机具备存储数据和信息能力,能够自动连续执行程序,进行广泛的信息处理...

发表于 2019-04-19 10:08 ? 109次阅读
最详细的存储器知识大盘点!

基于ASIPM、DSP和FPGA的鼠笼式三相异步...

随着电力电子技术、微电子技术及交流伺服控制理论的发展,交流伺服驱动已经具有可与直流伺服驱动相比拟的性...

发表于 2019-04-19 09:53 ? 76次阅读
基于ASIPM、DSP和FPGA的鼠笼式三相异步...

从云端到边缘 AI推动FPGA应用拓展

FPGA一直是个高度垄断的行业,赛灵思、英特尔(Altera)、微芯(Microsemi)和莱迪思几...

发表于 2019-04-19 08:47 ? 486次阅读
从云端到边缘 AI推动FPGA应用拓展

Xilinx Vivado硬件诊断和校验

FPGA设计中的信号连接到ILA核的时钟和探针输入如图1。这些信号附加到探针输入,以设计速度采样,并...

发表于 2019-04-19 10:29 ? 45次阅读
Xilinx Vivado硬件诊断和校验

如何节省FPGA编译时间?

FPGA到最后自然是规模越来越大,编译时间越来越长。解决问题的方法通常来说应该从工具和设计入手。

发表于 2019-04-19 09:16 ? 224次阅读
如何节省FPGA编译时间?

宋志棠:存储器芯片之王走向世界存储芯片高地

在最近的一次全球存储器半导体峰会论坛上,笔者非常荣幸地认识了这位被称为存储器芯片之“王者归来”故事的...

发表于 2019-04-19 08:01 ? 252次阅读
宋志棠:存储器芯片之王走向世界存储芯片高地

关于FPGA芯片结构,工作原理以及开发流程知识详...

FPGA是英文FieldProgrammableGateArray的缩写,即现场可编程门阵列,它是在...

发表于 2019-04-19 15:26 ? 160次阅读
关于FPGA芯片结构,工作原理以及开发流程知识详...

通过高性能FPGA搭建的客制硬体,更大幅缩短往返...

在演算法交易领域的最新进展是导入一些更低延迟的解决方案,其中最佳的方式是使用FPGA搭建的客制硬体。...

发表于 2019-04-19 15:09 ? 494次阅读
通过高性能FPGA搭建的客制硬体,更大幅缩短往返...

光学FPGA是什么?它是怎么工作的?

英国南开普敦大学Reed研究组最近在arXiv贴出了一篇硅光的研究进展 arXiv 1807.016...

发表于 2019-04-19 18:05 ? 155次阅读
光学FPGA是什么?它是怎么工作的?

基于Actel反熔丝FPGA的高速DDR接口设计

随着航天技术的发展,FPGA 等大规模逻辑器件越来越成为不可缺的角色。

发表于 2019-04-19 17:41 ? 129次阅读
基于Actel反熔丝FPGA的高速DDR接口设计

基于FPGA的自适应同步器电路设计详解

在许多高速数据采集系统中,数据正确锁存是设计者必须要面对的问题。特别是在内部时钟与外部时钟采用同一...

发表于 2019-04-19 16:03 ? 37次阅读
基于FPGA的自适应同步器电路设计详解

新的FlashSystem 9100存储系统是一...

NVMe是一种用于访问高速存储介质的协议,旨在减少延迟并提高系统和应用程序性能。它针对全闪存存储系统...

发表于 2019-04-19 14:38 ? 202次阅读
新的FlashSystem 9100存储系统是一...

NAND形成规模,产能过剩的风险日益高企

NAND供应过剩问题的可能性正快速提高——随着存储器供应量的持续提升,市场很可能无法消化或者将这些存...

发表于 2019-04-19 10:27 ? 370次阅读
NAND形成规模,产能过剩的风险日益高企

关于Xilinx FPGA的配置流程浅析

尽管FPGA的配置模式各不相同,但整个配置过程中FPGA的工作流程是一致的,分为三个部分:设置、加载...

发表于 2019-04-19 15:32 ? 95次阅读
关于Xilinx FPGA的配置流程浅析

关于期货行情数据加速处理中基于FPGA的DDR3...

基于FPGA的期货行情数据加速处理过程中,不同的消息类型采用并行处理的方式,并且每一次的处理结果需要...

发表于 2019-04-19 15:25 ? 354次阅读
关于期货行情数据加速处理中基于FPGA的DDR3...

华虹半导体:8寸晶圆代工企业龙头

2017年,公司在嵌入式非易失性存储器(eNVM)、功率器件、模拟及电源管理、逻辑及射频SOI等技术...

发表于 2019-04-19 17:38 ? 994次阅读
华虹半导体:8寸晶圆代工企业龙头

采用单片高性能的Stratix系列FPGA器件的...

其组成与工作原理是摄像镜头收集所监控场景的光学图像,并将它们聚焦成像到 CCD 或 CMOS 成像器...

发表于 2019-04-19 16:50 ? 280次阅读
采用单片高性能的Stratix系列FPGA器件的...

一种全新的以FPGA为基础的全新锁相倍频系统方案...

随着数字时代的到来,越来越多的领域采用集成电路来设计电路,FPGA/CPLD等EDA设计更为广大硬件...

发表于 2019-04-19 10:51 ? 102次阅读
一种全新的以FPGA为基础的全新锁相倍频系统方案...

基于DSP乘法模块的高效FPGA器件在无线基站中...

基于WiMax及其派生标准的新兴宽带无线协议需要越来越高的吞吐量和数据速率。这些协议提出的快速芯片速...

发表于 2019-04-19 10:43 ? 91次阅读
基于DSP乘法模块的高效FPGA器件在无线基站中...

有什么办法能解决标准FPGA资源丰富却浪费的问题...

FPGA以计算速度快、资源丰富、可编程著称,之前一直应用于高速数字信号领域和ASIC验证。随着逻辑资...

发表于 2019-04-19 10:34 ? 175次阅读
有什么办法能解决标准FPGA资源丰富却浪费的问题...

赛灵思可重配置加速堆栈方案,旨在快速开发和部署加...

赛灵思公司(Xilinx)宣布,在2016全球超算大会(SC 16)上宣布推出一套全新的技术——赛...

发表于 2019-04-19 09:08 ? 111次阅读
赛灵思可重配置加速堆栈方案,旨在快速开发和部署加...

Nallatech公司FPGA解决方案如何用于H...

Molex属下Nallatech 公司近日推出用于高性能计算 (HPC)、网络加速和数据分析的 F...

发表于 2019-04-19 09:04 ? 53次阅读
Nallatech公司FPGA解决方案如何用于H...

基于全新ECP5-5G器件的IP和解决方案, 适...

莱迪思半导体公司推出基于全新ECP5-5G器件的IP和解决方案,该器件是公司低功耗、小尺寸ECP5...

发表于 2019-04-19 09:03 ? 127次阅读
基于全新ECP5-5G器件的IP和解决方案, 适...

针对RISC-V设计提供全面软件工具链和IP内核...

美高森美公司(Microsemi Corporation)宣布成为首家针对RISC-V设计提供全面...

发表于 2019-04-19 09:01 ? 242次阅读
针对RISC-V设计提供全面软件工具链和IP内核...

Xilinx 新型FPGA:拥有最高存储器带宽,...

赛灵思公司(Xilinx)宣布,采用HBM和CCIX技术的新型16nm Virtex UltraS...

发表于 2019-04-19 09:00 ? 77次阅读
Xilinx 新型FPGA:拥有最高存储器带宽,...

莱迪思半导体全新的iCE40 UltraPlus...

莱迪思半导体公司推出全新的iCE40 UltraPlus FPGA,它是业界最高效节能的可编程移动...

发表于 2019-04-19 08:44 ? 107次阅读
莱迪思半导体全新的iCE40 UltraPlus...

基于DSP和FPGA芯片的红外信息数据处理系统设...

现代空战中,光电对抗装备在战争中扮演着重要的角色,而红外侦测与跟踪系统由于采用的无源探测技术,因此与...

发表于 2019-04-19 14:49 ? 85次阅读
基于DSP和FPGA芯片的红外信息数据处理系统设...

基于FPGA和嵌入式以太网W5500的TCP/I...

随着网络技术的发展,网络带宽不断增大,系统处理网络协议开销越来越大。以太网具有易于集成、低成本以及...

发表于 2019-04-19 09:36 ? 145次阅读
基于FPGA和嵌入式以太网W5500的TCP/I...

Xilinx ML 套件:性能不断提升,大大节约...

在加州圣克拉拉举行的嵌入式视觉峰会上,赛灵思 ML 套件 获得了最佳云技术2018 年度视觉产品大...

发表于 2019-04-19 09:33 ? 41次阅读
Xilinx ML 套件:性能不断提升,大大节约...

以FPGA为核心控制单元的多通道综合测试系统设计...

采用基于FPGA的方式进行系统设计,具备运行传输速度快、并行处理内部程序、有大量开发好的IP核、引...

发表于 2019-04-19 09:18 ? 82次阅读
以FPGA为核心控制单元的多通道综合测试系统设计...

RIO技术之快速设计自定义硬件

借助可重新设置FPGA芯片和LabVIEW图形化开发工具,NI可重新设置I/O(RIO)技术可用于自...

发表于 2019-04-19 11:02 ? 260次阅读
RIO技术之快速设计自定义硬件

FPGA究竟是什么?真的能代替CPU架构吗?

你还没听过FPGA?那你一定是好久没有更新自己在企业级IT领域的知识了。今天笔者就和大家聊聊何为FP...

发表于 2019-04-19 11:26 ? 390次阅读
FPGA究竟是什么?真的能代替CPU架构吗?

关于FPGA的设计与应用知识详解

FPGA(Field-Program mable Gate Array),即现场可编程门阵列,它是在...

发表于 2019-04-19 11:08 ? 126次阅读
关于FPGA的设计与应用知识详解

FPGA和STM32的区别是什么 stm32与f...

FPGA中的基本逻辑单元是CLB模块,一个CLB模块一般包含若干个基本的查找表、寄存器和多路选择器资...

发表于 2019-04-19 09:58 ? 195次阅读
FPGA和STM32的区别是什么 stm32与f...

基于FPGA和STM32的FSMC通信

FSMC简介:FSMC即灵活的静态存储控制器,FSMC管理1GB空间,拥有4个Bank连接外部存储器...

发表于 2019-04-19 09:35 ? 84次阅读
基于FPGA和STM32的FSMC通信

中国电子:人工智能芯片和存储器技术是未来人工智能...

7月27日,媒体从中国电子信息产业集团有限公司了解到,该集团日前在京发布了《中国电子社会价值报告(2...

发表于 2019-04-19 09:11 ? 238次阅读
中国电子:人工智能芯片和存储器技术是未来人工智能...

简谈FPGA中系统运行频率计算方法与组合逻辑的层...

大家好,又到了每日学习的时间了,最近一个月比较忙,没有更新文章,希望各位没有想我,哈哈。 无用的话不...

发表于 2019-04-19 19:16 ? 589次阅读
简谈FPGA中系统运行频率计算方法与组合逻辑的层...

基于SAMA5D2 MPU的系统模块的作用介绍

设计用于运行Linux? 操作系统的工业级微处理器(MPU)系统是一件非常困难和复杂的事情。即便是该...

发表于 2019-04-19 17:44 ? 1227次阅读
基于SAMA5D2 MPU的系统模块的作用介绍

美国微芯科技公司推出两款全新的tinyAVR? ...

Microchip的MCU8产品部副总裁Steve Drehobl表示:“我们一直在为推出新型AVR...

发表于 2019-04-19 14:56 ? 432次阅读
美国微芯科技公司推出两款全新的tinyAVR? ...

可广泛应用于高密度深度学习片上系统(SoC)、F...

MAX77714 PMIC提供完备、高效、小尺寸电源管理方案,支持多核处理器系统工作在最高性能,在3...

发表于 2019-04-19 14:31 ? 400次阅读
可广泛应用于高密度深度学习片上系统(SoC)、F...

第十届IOTE 2018夏季展,八大热点应用技术

FRAM集合了ROM和RAM两种存储器的优势。擅于进行高速写入、具有长的耐久力和低功耗。全新FRAM...

发表于 2019-04-19 14:27 ? 404次阅读
第十届IOTE 2018夏季展,八大热点应用技术

阿里FPGA云服务器平台FaaS,可大大降低加速...

FPGA (现场可编程门阵列)由于其硬件并行加速能力和可编程特性,在传统通信领域和IC设计领域大放...

发表于 2019-04-19 14:25 ? 123次阅读
阿里FPGA云服务器平台FaaS,可大大降低加速...

首款基于FPGA的原创深度学习语音识别加速解决方...

深鉴科技于国内领先公有云服务商华为云发布语音识别加速引擎DDESE——DeePhi Descart...

发表于 2019-04-19 14:25 ? 102次阅读
首款基于FPGA的原创深度学习语音识别加速解决方...

以DRAM为代表的存储器在全球范围内掀起涨价潮,...

“2017年DRAM价格涨幅将达到39%”,ICInsights在2017年第三季度做出预计。当下,...

发表于 2019-04-19 17:47 ? 107次阅读
以DRAM为代表的存储器在全球范围内掀起涨价潮,...

2017年华虹半导体金融IC卡芯片出货量同比增长...

华虹半导体有限公司宣布,2017年金融IC卡芯片出货量同比增长超过200%,再创新高。更进一步来说,...

发表于 2019-04-19 17:36 ? 432次阅读
2017年华虹半导体金融IC卡芯片出货量同比增长...

基于Intel SoC FPGA的光伏电力通信管...

光伏发电站利用大量的光伏电池板完成从光能到直流电能的转换,再将直流电能使用逆变器转换为50 Hz的交...

发表于 2019-04-19 16:04 ? 133次阅读
基于Intel SoC FPGA的光伏电力通信管...

基于带通采样的AIS非相干解调软件接收机的FPG...

AIS系统是一种船舶交通信息交换系统,船载AIS设备不断发送自身信息,如航向、吨位等,用以领航调度、...

发表于 2019-04-19 15:49 ? 79次阅读
基于带通采样的AIS非相干解调软件接收机的FPG...

关于分段多项式近似的DDFS研究及FPGA实现的...

感应式磁力仪基于法拉第电磁感应原理,用于探测近地空间的低频交变磁场 ,它通常自带标准信号源,用于在轨...

发表于 2019-04-19 15:30 ? 91次阅读
关于分段多项式近似的DDFS研究及FPGA实现的...

FPGA是什么?为什么要使用它?

最近几年,FPGA这个概念越来越多地出现。例如,比特币挖矿,就有使用基于FPGA的矿机。还有,之前微...

发表于 2019-04-19 14:41 ? 402次阅读
FPGA是什么?为什么要使用它?

为什么中国AI芯片产业难改依附式生存?

芯片定义了产业链和生态圈的基础计算架构,正如CPU是IT产业的核心一样,芯片也是人工智能产业的核心。...

发表于 2019-04-19 10:01 ? 1028次阅读
为什么中国AI芯片产业难改依附式生存?

PowerVR GPU采用PVR3C三重压缩技术...

下面的表格展示了不同应用的测试结果,需要注意的是,在这款器件上PVRIC并没有集成到SoC的显示管道...

发表于 2019-04-19 15:05 ? 300次阅读
PowerVR GPU采用PVR3C三重压缩技术...

半导体在我们日常的生产生活中扮演着非常重要的角色

四是产业投资大幅增长,近三年来全行业的年投资额均超过了1000亿元,是2012年的2倍多,存储器实现...

发表于 2019-04-19 14:14 ? 705次阅读
半导体在我们日常的生产生活中扮演着非常重要的角色

赛灵思:FPGA的鼻祖,全球最大的FPGA厂商

到目前为止,赛灵思的产品已经在29个OEM品牌的111种车型上得到了应用,未来这个数字还会扩大。

发表于 2019-04-19 08:44 ? 865次阅读
赛灵思:FPGA的鼻祖,全球最大的FPGA厂商